D觸發(fā)器是一個具有記憶功能的，具有兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。
因此，D觸發(fā)器在數(shù)字系統(tǒng)和計算機中有著廣泛的應用。觸發(fā)器具有兩個穩(wěn)定狀態(tài)，即"0"和"1"，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。
D觸發(fā)器有集成觸發(fā)器和門電路組成的觸發(fā)器。觸發(fā)方式有電平觸發(fā)和邊沿觸發(fā)兩種，前者在CP(時鐘脈沖)=1時即可觸發(fā)，后者多在CP的前沿(正跳變0→1)觸發(fā)。
D觸發(fā)器的次態(tài)取決于觸發(fā)前D端的狀態(tài)，即次態(tài)=D。因此，它具有置0、置1兩種功能。
對于邊沿D觸發(fā)器，由于在CP=1期間電路具有維持阻塞作用，所以在CP=1期間，D端的數(shù)據(jù)狀態(tài)變化，不會影響觸發(fā)器的輸出狀態(tài)。
D觸發(fā)器應用很廣，可用做數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生器等等。
工作原理
SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預置和清零端，低電平有效。當SD=1且RD=0時(SD的非為0，RD的非為1，即在兩個控制端口分別從外部輸入的電平值，原因是低電平有效)，不論輸入端D為何種狀態(tài)，都會使Q=0，Q非=1，即觸發(fā)器置0;當SD=0且RD=1(SD的非為1，RD的非為0)時，Q=1，Q非=0，觸發(fā)器置1，SD和RD通常又稱為直接置1和置0端。我們設它們均已加入了高電平，不影響電路的工作。
工作過程如下：
1)CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D，Q6=Q5非=D非。
2)當CP由0變1時觸發(fā)器翻轉(zhuǎn)。這時G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。
3)觸發(fā)器翻轉(zhuǎn)后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的
狀態(tài)是互補的，即必定有一個是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑;該反饋線起到了使觸發(fā)器維持在1狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置1維持線，置0阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維持在0狀態(tài)的作用，稱作置0維持線;Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置1的作用，稱為置1阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器。
總之，該觸發(fā)器是在CP正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。 /span>。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。
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